Target paling mencolok dari PCIe 8.0 adalah lonjakan bandwidth bidirectional hingga 1 TB/s pada konfigurasi x16. Angka itu datang dari laju 256 GT/s yang tetap dipertahankan PCI-SIG untuk generasi ini, sambil tetap memakai PAM4, FEC, dan encoding Flit Mode.
Kabar tersebut muncul bersamaan dengan masuknya PCIe 8.0 ke fase baru lewat draft spesifikasi 0.5. Pada tahap ini, aspek elektrik, logika, kepatuhan, dan software sudah mulai dicantumkan, sehingga anggota PCI-SIG dapat bergerak dari konsep ke prototipe dan proposal akhir.
Bandwidth naik, desain fisik ikut ditekan
Peningkatan kecepatan ini membawa konsekuensi besar pada sisi fisik. PCI-SIG kini mulai menyorot kebutuhan konektor baru karena jalur tembaga yang dipakai selama ini semakin dekat dengan batas kemampuannya.
Tekanan pada jalur fisik sebenarnya sudah terasa sejak PCIe 5.0 dan 6.0. Loss budget, crosstalk, dan reflections sudah menjadi hambatan serius, dan tantangan itu diperkirakan makin berat saat kecepatan naik ke 256 GT/s.
Pada level tersebut, konektor edge tradisional dan routing motherboard belum tentu bisa menjaga integritas sinyal dengan cukup baik. Karena itu, pembahasan mulai mengarah ke desain ulang slot PCIe dengan material yang lebih baik dan toleransi yang lebih ketat, atau memendekkan jalur elektrik sambil menambah jumlah redriver per link.
Masih menjaga kompatibilitas mundur
Meski arah pengembangannya mulai berubah, PCI-SIG tetap mempertahankan kompatibilitas mundur. Artinya, perangkat lama masih diupayakan tetap bisa berjalan di ekosistem baru, walau spesifikasi finalnya belum dikunci.
Draft 0.5 sendiri masih membuka ruang perubahan pada beberapa parameter elektrik dan optimisasi protokol. Namun, keberadaan draf ini sudah cukup untuk membuat arah teknis PCIe 8.0 terasa jauh lebih konkret dibanding tahap konsep.
Industri mulai menyiapkan prototipe
Masuknya spesifikasi ke fase 0.5 memberi sinyal penting bagi produsen perangkat keras. AMD, Intel, dan Nvidia disebut sudah bisa mulai menjalankan prototipe awal bersama vendor IP atau PHY.
Langkah ini penting karena keputusan desain di tahap awal biasanya menentukan kesiapan produk di tahap berikutnya. Semakin cepat arsitektur disusun, semakin besar peluang industri menyesuaikan perangkat keras dengan tuntutan bandwidth generasi baru.
Target efisiensi ikut dipertegas
Draf terbaru ini juga menandai target spesifikasi 0,5V. Fokus itu menunjukkan bahwa efisiensi daya dan integritas sinyal menjadi bagian inti dari PCIe 8.0, bukan sekadar efek samping dari lonjakan kecepatan.
Dengan draft 0.5 yang sudah tersedia, PCIe 8.0 masih bergerak menuju ratifikasi final yang ditargetkan pada 2028. Di sisa waktu tersebut, industri memiliki ruang untuk menguji desain awal, menilai konektor baru, dan menyesuaikan perangkat keras agar siap menghadapi lompatan bandwidth berikutnya.
